Анотація до роботи:

Сиревич Є.Ю. Верифікація моделей цифрових пристроїв, які подано мовами опису апаратури. – Рукопис. – Дисертація на здобуття наукового ступеня кандидата технічних наук за спеціальністю 05.13.12 – системи автоматизації проектувальних робіт. – Харківський національний університет радіоелектроніки, Харків, 2007.

Робота присвячена функціональній верифікації високорівневих моделей цифрових пристроїв (ЦП), які подано мовами опису апаратури (МОА). Мета роботи – розробка методів зменшення кількості тестової інформації при верифікації моделей цифрових пристроїв, які подано мовами опису апаратури.

Були вирішені такі практично-орієнтовані задачі, які виносяться на захист і складають наукову новизну: удосконалення стратегії верифікації мовних моделей ЦП; удосконалення методів верифікації на основі синтезу тестів при активізації шляхів в структурі, що описує ЦП; модифікація методів побудови розрізнюючих послідовностей для ідентифікації функціональних елементів в моделі ЦП; модель сигналу з поданням цілочислових та логічних значень у вигляді діапазонів, а також операції прямої та зворотної імплікації на ній; модель ЦП у вигляді композиції двох графів на основі поведінкової моделі на мові опису апаратури; процедура проведення діагностичного експерименту за розробленою стратегією; результати експериментів на мовних моделях реальних проектів ЦП та тестових схем з каталогів провідних фірм в області проектування ЦП на мовах опису апаратури; програмна реалізація компонентів системи автоматизованої верифікації та впровадження теоретичних та практичних результатів у навчальний та технологічний процеси виробництва.

У результаті виконаних досліджень за темою дисертації було досягнуто мети – розроблено методи зменшення кількості тестової інформації при верифікації моделей цифрових пристроїв, які подано мовами опису апаратури, що дозволяє зменшити час на проектування цифрових пристроїв.

Були вирішені такі практично-орієнтовані задачі, які виносяться на захист і складають наукову новизну.

1. Удосконалення стратегії верифікації мовних моделей цифрових пристроїв шляхом узгодження її етапів із САПР РЕА дає можливість проводити верифікацію в рамках автоматизованого проектування цифрових пристроїв, не вносячи у вирішення задачі людський фактор [4, 8-9, 13].

2. Удосконалення методу функціональної верифікації на основі синтезу тестів при активізації шляхів в структурі, що описує цифровий пристрій, дозволило формалізувати верифікацію МОА-моделей та автоматизувати процес побудови тестів [1, 15-16, 19].

3. Модифікація алгоритмів побудови розрізнюючих послідовностей для ідентифікації функціональних елементів в моделі цифрового пристрою дозволило перевірити основні режими його функціонування та знайти розбіжності між МОА-моделлю та специфікацією на основі аналізу областей можливих значень операндів [5, 13].

4. Модель сигналу з поданням цілочислових та логічних значень у вигляді діапазонів, а також операції прямої та зворотної імплікації на ній дозволили застосовувати детерміновані методи генерації тестів для усіх типів операндів [2-3, 6, 12].

5. Модель цифрового пристрою у вигляді композиції двох графів на основі поведінкової моделі на мові опису апаратури дозволила виконувати процедури прямої і зворотної імплікації, необхідні для генерації тестів верифікації [10, 14, 17].

6. Процедура проведення діагностичного експерименту за розробленою стратегією дозволила визначити хід верифікації на етапі опису проекту в САПР РЕА [7, 11, 18].

7. Результати експериментів на мовних моделях реальних проектів цифрових пристроїв та тестових схем з каталогів провідних фірм в області проектування цифрових пристроїв на МОА показують спроможність застосування методів зменшення обсягу тестів. Проведений аналіз показав краще покриття несправностей у порівнянні з класичними тестами [5, 9].

8. Програмна реалізація компонентів системи автоматизованої верифікації на основі графової моделі та впровадження теоретичних та практичних результатів у навчальний та технологічний процеси виробництва з метою автоматизації верифікації дозволили формалізувати процес верифікації та підвищити її вірогідність, що в підсумку приведе до зменшення часу на проектування апаратури [16, акти впровадження].

Практичні та теоретичні результати можуть бути використані у проектних та навчальних закладах, що займаються розробкою цифрових пристроїв з використанням МОА та розробкою САПР РЕА, зокрема систем верифікації.

Публікації автора:

1. Сыревич Е.Е. Верификация высокоуровневых моделей цифровых устройств // Радиоэлектроника. Информатика. Управление. – 2006. – Вып. 2. – С. 74 – 77.

   Рустинов В.А., Сыревич Е.Е., Сыревич А.В. Интервальный метод представления многоразрядных операндов для выполнения импликации при синтезе тестов верификации // Автоматизированные системы управления и приборы автоматики. – 2003. – Вып. 122. – С. 96 –103.

   Рустинов В.А., Сыревич Е.Е., Сыревич А.В., Чегликов Д.И. Процедуры импликации на арифметических операциях при синтезе тестов верификации // Автоматизированные системы управления и приборы автоматики. – 2005. – Вып. 130. – С. 5 – 11.

   Кривуля Г.Ф., Сыревич Е.Е., Карасев А.Л. Верификация моделей цифровых устройств, представленных на языке описания аппаратуры // Радиоэлектроника. Информатика. Управление. – 2005. – Вып.2. – С. 63 – 68.

   Syrevitch Yev., Karasyov A., Mehana S.S. Functional verification quality metrics at HDL-models verification // Радиоэлектронные компьютерные системы. – 2006. – Вып. 6. – С. 153 – 157.

   Сиревич Є.Ю., Липчанський О.І. Верифікація при автоматизованому проектуванні цифрових пристроїв // Інформаційно-керуючі системи на залізничному транспорті. – 2004. – Вип. 4-5. – С. 102.

   Шкиль А.С., Сыревич Е.Е., Карасев А.Л., Чегликов Д.И. Тестовая верификация поведенческих языковых моделей цифровых устройств // Автоматизированные системы управления и приборы автоматики. – 2006. – Вып. 134.– С. 4 – 12

   Syrevitch Yev., Rustinov V. Implication of arithmetic operations with multibit operands for verification test generation // TCSET’04: Proc. of the International conf. (February 24-28, 2004). – Lviv - Slavsko, Ukraine: Lviv Polytechnic National University, 2004. – С. 259 – 262.

   Krivulya G., Shkil A., Syrevitch Yev., Antipenko O., Verification Tests Generation Features for Microprocessor - based Structures // EWDTW’04: Proc. of the International conf. (September 23-28, 2004). – Alushta, Ukraine: KhNURE, 2004. – Р. 57 – 63.

   Сыревич Е.Е. Верификация моделей цифровых систем: проблемы, задачи, перспективы развития // Материалы 8-го Междунар. молодеж. форума «Радиоэлектроника и молодежь в XXI веке» (13-15 апреля 2004). – Харьков: ХНУРЭ, 2004. – С. 273.

   Kryvulya G., Syrevitch Yev., Karasyov A. Cheglikov D. Internal Model Algorithms For Digital Design Verification of VHDL Descriptions // CADSM'2005: Proc. of the International conf. (February 23-26, 2005). – Lviv – Polyana, Ukraine: Lviv Polytechnic National University, 2005. – Р. 369 – 372.

   Kryvulya G., Syrevitch Yev., Karasyov A. Cheglikov D. Test Generation for VHDL Descriptions Verification // EWDTW'05: Proc. of the International conf. (September 15-19, 2005). – Odessa, Ukraine: KhNURE, 2005. – Р. 191 – 194.

   Сыревич Е.Е., Карасев А.Л. Функциональная верификации VHDL описаний // Материалы 9-го Междунар. молодеж. форума «Радиоэлектроника и молодежь в XXI веке» 19-21 апреля, 2005. – Харьков: ХНУРЭ, 2005. – С. 538.

   Kryvulya G., Syrevitch Yev., Karasyov A. HDL-models verification // TCSET’06: Proc. of the International conf. (February 28 – March 4, 2006). – Lviv - Slavsko, Ukraine: Lviv Polytechnic National University, 2006. – Р. 570 – 573.

   Syrevitch Yev., Cheglikov D. Graph model of a digital device at HDL-models verification // Материалы 10-го Междунар. молодеж. форума «Радиоэлектроника и молодежь в XXI веке» (10-12 апреля 2006 г.). – Харьков: ХНУРЭ, 2006. – С. 578.

   Shkil A., Syrevitch Yev., Karasyov A., Cheglikov D. Path sensitization at functional verification of HDL-models // EWDTW'06: Proc. of the International conf. (September 15-19, 2006). – Sochi, Russia: KhNURE, 2006. – Р. 126 – 132.

   Сыревич Е.Е., Чегликов Д.И. Сопоставление традиционной и современной методик проектирования // Материалы 8-го Междунар. молодеж. форума «Радиоэлектроника и молодежь в XXI веке» (13-15 апреля 2004 г.). – Харьков: ХНУРЭ, 2004. – С. 274.

   Rustinov V., Syrevitch Yev. A Model of Data Path for Verification Test Generation for Microprogramming SOC // CADSM'2005: Proc. of the International conf. (February 23-26, 2005). – Lviv – Polyana, Ukraine: Lviv Polytechnic National University, 2005. – Р. 365 – 368.

   Сыревич Е.Е., Чегликов Д.И. Аппаратная реализация функциональной верификации // Материалы 9-го Междунар. молодеж. форума «Радиоэлектроника и молодежь в XXI веке» (19-21 апреля 2005 г.). – Харьков: ХНУРЭ, 2005. – С. 537.